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DigitalssStopwatch
- 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计时器所有的控制和定时功能，其体积小，携带方便。-the stopwatch timer for the various sports competitions and requires more accurate at the various fields. This timer is a dedicated chip, using the
VHDLandDigitalCircuitDesign
- 本书系统地介绍了一种硬件描述语言，即VHDL语言设计数字逻辑电路和数字系统的新方法。这是电子电路设计方法上一次革命性的变化，也是迈向21世纪的电子工程师所必须掌握的专门知识。本书共分12章，第l章---第8章主要介绍VHDL语言的基本知识和使用VHDL语言设计简单逻辑电路的基本方法；第9章和第10章分别以定时器和接口电路设计为例，详述了用VHDL语言设计复杂电路的步骤和过程；第11章简单介绍了VHDL语言93版和87版的主要区别；第12章介绍了MAX+plus II的使用说明。 本书以
eclock
- 定时器的编程，vhdl语言，可以实现24时制定时器
HDB3encoder
- 数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用AMI码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而HDB3码因其无直流成份、低频成份少和连0个数最多不超过三个等特点，而对定时信号的恢复十分有利，并已成为CCITT协会推荐使用的基带传输码型之一。为此，本文利用VHDL语言对数据传输系统中的HDB3编码器进行了设计。-Digital baseband signal transmission i
timer
- 基于硬件描述性语言vhdl的定时器timer的设计-timer
hdb
- 数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用AMI码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而HDB3码因其无直流成份、低频成份少和连0个数最多不超过三个等特点，而对定时信号的恢复十分有利，并已成为CCITT协会推荐使用的基带传输码型之一。为此，本文利用VHDL语言对数据传输系统中的HDB3编码器进行了设计。 基于达到达到达到的信号发生器的源程序-Digital baseband
Exp3_Timer
- 用VHDL在SOPC试验箱中实现定时器，用ＶＨＤＬ硬件描述语言实现处理器CPU-Use VHDL to implement the timer in SOPC chamber, with the VHDL hardware descr iption language processor CPU
timer
- 基于vhdl的单片机最小系统定时器模块。Timer模块-Timer Module
ise8tut
- 定时器的VHDL程序,包括几个文件，分别使用了集中顶事方式.-timer program using vhdl
trafficlight
- 基于VHDL的十字路口交通灯控制系统设计与实现,定时器模块由25S、5S、20S三个定时器组成，分别确定相应信号灯亮的时间。三个定时器采用以秒脉冲为时钟的计数器实现。eg、ey、er分别是三个定时器的工作使能信号，tm25、tm5、tm20是三个定时器的计数结束指示信号。 控制模块是对系统工作状态的转换进行控制，根据交通规则可得系统状态转换情况。ar、ay、ag br、by、bg分别表示由控制器输出的A道和B道的红、黄、绿信号灯亮的时间；eg、ey、er分别表示由控制器输出的控制25S、5S
Responder
- 基于VHDL语言的抢答器，各个模块的功能1.抢答器同时供N名选手，(此处假设4个)分别用4个按钮S0～ S3表示。 2.设置一个系统“开始复位”开关S，该开关由主持人控制（当主持人按下该开关后以前的状态复位并且开始计时抢答）。 3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 4. 抢答器具有定时抢答功能，且一次抢答的时间（0-99S）。当主持人启
timer
- VHDL 实现定时器 嵌入式单片机 编程-VHDL Timer embedded microcontroller programming
timer
- 定时器，VHDL 实现，希望对大家有用，共同学习-the timer with vhdl
clock_fpga
- 基于VHDL的FPGA设计，设计一款多功能的电子定时器，包括计时跟倒计时。-VHDL-based FPGA design, design a versatile electronic timers, including the timing with the countdown.
time
- FPGA做的电子钟，通过定时器实现。用vhdl做的led ip核，软件实现控制显示-FPGA do electronic bell, by timer implementation. Led ip vhdl do with nuclear, software control display
time
- 利用quatars,vhdl实现有倒计时功能计时器，设计定时器功能有正向计时和倒向计时，可暂停计数，继续计数。当倒向计时计数为0时会报警（时间为1分钟）在报警期间可以认为关闭-Using quataus, VHDL realization which has the function of the countdown counter, timer design features are timing and backward timing, can suspend count, continue
shizhong
- VHDL设计带报警的59分钟定时器，系统以秒速度递增至59分钟后,启动报警1秒钟,置位后又以秒速度递减至零并报警1秒钟。-VHDL design with alarm 59 minutes timer
FPGA-8253
- 本文就基于 FPGA微机与接口实验平台设计的问题，首先讲述了 核心板的设计。在 FPGA基础上，以可编程计数器 / 定时器 8253 和可编程并行控制器 8255为例，并介绍了 8255 和 8253 接口芯片，用 VHDL语言设计了8255 和 8253 的功能，最后在 ModelSim SE开发软件上实现了编译、调试、-In this paper, based on FPGA computer and interface experimental platform design issues
EDA-24秒倒计时程序
- 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计时器所有的控制和定时功能，其体积小，携带方便。(The stopwatch timer is used in sports competitions and in various fields where requirements are more accurate. This timer is written in a VHDL langu